Re: new MIPS cache ops and R4000/4400 with L2 cache

[Takao Shinohara <shin@sm.sony.co.jp>]

Izumi Tsutsui <tsutsui@ceres.dti.ne.jp> writes:
> arc は L1 cache の linesize が 32 で、動かない kernel では
> いずれも mips3_TLBMiss 等の関数がちょうど cache align な位置に
> 来ているんですが、これがタイミングに関わっているんでしょうか?
> (L2 cache の linesize は 64 です)

alignmentが変わると命令cacheのミスが発生する場所が変わるので、実行タイミ
ングも変わります。

mips3_TLBMissがcache alignされていると動かないとすると、cp0 hazardがある
のかもしれません。cache missが発生するとhazardに対してはそれを回避する方
向に働くので、つじつまが合います。

これからmips3_TLBMissの内容をじっくり見直してみます。

篠原