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Re: new MIPS cache ops and R4000/4400 with L2 cache
Takao Shinohara <shin@sm.sony.co.jp> writes:
> mips3_TLBMissがcache alignされていると動かないとすると、cp0 hazardがある
> のかもしれません。cache missが発生するとhazardに対してはそれを回避する方
> 向に働くので、つじつまが合います。
>
> これからmips3_TLBMissの内容をじっくり見直してみます。
寝ぼけて嘘を書いてしまいました。
mips3_TLBMissは実際には0x80000000にコピーしてから実行されるので、カーネ
ルがリンクされたときのアドレスとは無関係になります。
つまり、問題があるとすればmips3_TLBMissではなく、他の部分です。手間はか
かりますが、あちこちにnopを詰めるなどして、どこのアドレスがずれると問題
が出るのかを絞り込んでみてください。
# 私が以前バグを取ったときも同じことをやりました。根性あるのみ。
篠原